Name: Advanced hdl Synthesis and soc Prototyping: Rtl Design Using Verilog (en Inglés)
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Author: Vaibbhav Taraate

portada Advanced hdl Synthesis and soc Prototyping: Rtl Design Using Verilog (en Inglés)

Advanced hdl Synthesis and soc Prototyping: Rtl Design Using Verilog (en Inglés)

Formato

Libro Físico

Editorial

Springer

Autor

Vaibbhav Taraate

Año

2018

Idioma

Inglés

N° páginas

307

Encuadernación

Tapa Dura

ISBN13

9789811087752

Categorías

Arquitectura y diseño lógico de ordenadores

Advanced hdl Synthesis and soc Prototyping: Rtl Design Using Verilog (en Inglés)

Vaibbhav Taraate (Autor) · Springer · Tapa Dura

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Reseña del libro "Advanced hdl Synthesis and soc Prototyping: Rtl Design Using Verilog (en Inglés)"

This book describes RTL design using Verilog, synthesis and timing closure for System On Chip (SOC) design blocks. It covers the complex RTL design scenarios and challenges for SOC designs and provides practical information on performance improvements in SOC, as well as Application Specific Integrated Circuit (ASIC) designs. Prototyping using modern high density Field Programmable Gate Arrays (FPGAs) is discussed in this book with the practical examples and case studies. The book discusses SOC design, performance improvement techniques, testing and system level verification, while also describing the modern Intel FPGA/XILINX FPGA architectures and their use in SOC prototyping. Further, the book covers the Synopsys Design Compiler (DC) and Prime Time (PT) commands, and how they can be used to optimize complex ASIC/SOC designs. The contents of this book will be useful to students and professionals alike.