portada ASIC Design and Synthesis: Rtl Design Using Verilog (en Inglés)

ASIC Design and Synthesis: Rtl Design Using Verilog (en Inglés)

Formato

Libro Físico

Autor

Vaibbhav Taraate

Editorial

Springer

Idioma

Inglés

N° páginas

330

Encuadernación

Tapa Blanda

Dimensiones

23.4x15.6x1.9 cm

Peso

0.49 kg.

ISBN13

9789813346444

Categorías

Electrónica: circuitos y componentes
Hardware (o soporte físico del ordenador)
Arquitectura y diseño lógico de ordenadores

ASIC Design and Synthesis: Rtl Design Using Verilog (en Inglés)

Vaibbhav Taraate (Autor) · Springer · Tapa Blanda

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Reseña del libro "ASIC Design and Synthesis: Rtl Design Using Verilog (en Inglés)"

This book describes simple to complex ASIC design practical scenarios using Verilog. It builds a story from the basic fundamentals of ASIC designs to advanced RTL design concepts using Verilog. Looking at current trends of miniaturization, the contents provide practical information on the issues in ASIC design and synthesis using Synopsys DC and their solution. The book explains how to write efficient RTL using Verilog and how to improve design performance. It also covers architecture design strategies, multiple clock domain designs, low-power design techniques, DFT, pre-layout STA and the overall ASIC design flow with case studies. The contents of this book will be useful to practicing hardware engineers, students, and hobbyists looking to learn about ASIC design and synthesis.